聚焦Scale UP超高速互連硬件實現(xiàn) 阿里云三篇 SI 領域論文入選DesignCon 2026和IEEE EPEPS 2025

  ICC訊 美國時間2月25日-26日，國際高速電路設計、芯片設計與封裝系統(tǒng)集成領域頂會 DesignCon 2026 將在美國加州圣克拉拉盛大召開，阿里云服務器硬件工程團隊的兩篇論文被大會接收。同時，這兩篇論文入圍 DesignCon 2026 最佳論文最終候選名單，這是繼 2022 年和 2023 年連續(xù)入圍后，阿里云相關論文再次獲此殊榮。此外，在剛剛過去的電子元器件技術領域頂會 EPEPS 2025 上，阿里云也有一篇論文入選。

  這三篇論文主要聚焦于 PCIe 7.0/8.0 和 224G 以太網(wǎng)等超高速互連場景下的高速信號完整性（SI）研究，相關研究成果對阿里云下一代磐久超節(jié)點服務器架構設計，以及板級多芯片封裝（MCP）技術的大規(guī)模應用具有重要的指導意義。

  會議背景信息

  DesignCon 是全球電子設計領域、特別是高速數(shù)字設計（High-Speed Digital Design）方向最頂尖的年度盛會之一。它被公認為高速互連（High-Speed Interconnects）、信號完整性（Signal Integrity, SI）和芯片/板級/系統(tǒng)設計領域的“風向標”。核心議題主要包括信號完整性（SI）、電源完整性（PI）、高頻/高速互連技術、測試與測量、機器學習在硬件設計中的應用、電磁兼容性（EMC）等。DesignCon 的定位非常獨特，它介于學術會議和工業(yè)展會之間，成為連接技術前沿與產業(yè)應用的橋梁。對于硬件研發(fā)工程師而言，想要解決實際的信號干擾、高速傳輸瓶頸或掌握最新設計前沿技術趨勢，DesignCon 則是全球首選的“武林大會”。

  DesignCon 2026 入選論文研究背景和成果概要如下:

  Top Side Interconnect Enabling for PCIe 7.0 and Beyond

  研究背景

  在 PCIe 7.0/8.0 和 224G 以太網(wǎng)等超高速接口的應用中，優(yōu)化高速互連組件的信號完整性（SI）性能是確保信號在高數(shù)據(jù)速率下穩(wěn)定傳輸?shù)年P鍵。傳統(tǒng)高速互連架構中，信號通常依次經(jīng)過芯片封裝、BGA 或插槽（Socket），再進入 PCB 板，最終通過線纜連接到終端設備。然而，在 AI 加速和多芯片封裝（MCP）等先進設計中，PCB 上芯片引腳區(qū)域高度密集，同時為滿足布線層需求和結構強度常采用較厚的 PCB 層疊——這些因素顯著加劇了信號反射與串擾，成為限制 SI 性能的主要瓶頸。如果能讓高速信號繞過 BGA/Socket 和 PCB 走線，直接從封裝基板頂部引出并通過線纜連接至終端設備，是否就能有效規(guī)避上述問題？

  為突破傳統(tǒng)銅互連通道的物理限制，業(yè)界正積極研發(fā)新型互連方案，其中“共封裝連接器”（Co-Packaged Connector, CPC）和“近封裝連接器”（Near Package Connector, NPC）已成為重點方向。這些技術旨在數(shù)據(jù)中心和高性能計算等場景中加速產品落地，并持續(xù)提升系統(tǒng)性能。在 CPC 尚未大規(guī)模商用的過渡階段，NPC 技術被提出作為關鍵的中間解決方案。因此，亟需通過仿真分析與實驗室實測，提前開展基于 NPC 的高速互連方案研究，掌握其信號完整性設計能力，為阿里云磐久服務器架構的持續(xù)演進提供堅實支撐。

  研究成果

  本研究提出了一種新穎的 top side interconnect 架構：高速線纜通過 NPC 直接從 interposer 引出，連接至終端設備，從而使高速信號完全繞過 BGA/Socket 和 PCB 芯片引腳陣列區(qū)域。該概念驗證的實驗結果表明：

  PCIe 7.0 全鏈路仿真結果表明，相較于傳統(tǒng) PCIe 架構，信號眼圖張開度顯著提升。較 PCIe 7.0 規(guī)范要求的 0.1 UI 眼寬 Spec，眼寬提升達 20% 至 30%。

  實測數(shù)據(jù)證實，NPC 方案具備優(yōu)異的串擾抑制能力，完全滿足 PCIe 7.0 及未來更高版本的規(guī)范要求，為后續(xù) PCIe 迭代演進與 224G Ethernet 應用提供了可擴展的技術路徑。

  該NPC方案使高速信號端口采用 top side interconnect，同時保留低速信號沿用傳統(tǒng) PCB 布線的能力，形成高速信號和低速信號協(xié)同優(yōu)化的混合架構，為滿足未來高速互連方案的嚴苛需求提供了切實可行的演進路徑。

  Breakthroughs in PCB Technology for PCIe 7.0 Interconnects

  研究背景

  隨著 PCIe 7.0 的數(shù)據(jù)速率和Nyquist頻率相比 PCIe 6.0 實現(xiàn)翻倍，對信號反射與串擾的控制要求也大幅提高，變得空前嚴苛。在 PCIe 6.0 設計中，芯片引腳區(qū)域（pin field）的關鍵設計參數(shù)——如 Via Stub 長度、Via Stack Geometry、Breakout Trace Geometry等——已難以滿足 PCIe 7.0 對信號完整性（SI）的更高要求。為應對這一挑戰(zhàn)，必須結合系統(tǒng)級 SI 設計方案，采用增強型 PCB 設計規(guī)則與先進PCB技術，對 pin field 區(qū)域的高速信號路徑進行精細化優(yōu)化。這不僅能有效緩解因布線密集和 PCB 板厚增加所導致的反射與串擾惡化問題，還能確保服務器系統(tǒng)在更高數(shù)據(jù)速率下依然實現(xiàn)穩(wěn)定、可靠的信號傳輸。與此同時，PCB 技術本身也正不斷突破物理與工藝極限，邁向新的性能邊界。為此，我們亟需提前與 PCB 供應商在先進制程技術領域開展深度協(xié)同，共同推進生態(tài)建設，在保障性能的同時實現(xiàn)成本的最優(yōu)平衡。

  研究成果

  本研究基于 SI 仿真成果，完成了實際 PCB 的設計、制造與測試驗證，充分證實了為滿足 PCIe 7.0 SI 性能要求，采用先進 PCB 設計的必要性。精心設計了 30 組研究案例聚焦于影響信號完整性的關鍵因素及其關聯(lián)的多項復雜且具挑戰(zhàn)性的 PCB 技術突破。最終，通過SI性能測試與加工后 PCB 板的可靠性分析，系統(tǒng)性的完成了測試數(shù)據(jù)采集、驗證與深度解析。實驗結果表明：

  高速互連通道中 pin field PCB 設計可有效抑制高速信號反射與串擾，對實現(xiàn) PCIe 7.0 SI 性能要求尤為關鍵。

  通過先進的背鉆技術、高密度細線蝕刻技術和高精度對準技術，成功實現(xiàn)了更短的過孔 stub 長度、過孔堆疊設計以及 breakout 出線結構。

  相關技術方案不僅適用于 PCIe 7.0 設計，更可面向未來演進拓展至 PCIe 8.0、224G Ethernet 乃至更高速率的互連組件。伴隨信號速率持續(xù)攀升，PCB 技術突破已成為高速互連工程實踐中的核心支撐。

  如果說 DesignCon 是高速信號和 PCB 設計領域的“武林大會”，那 EPEPS 則是電子封裝與系統(tǒng)電性能領域的“學術殿堂”。